Les deux partenaires ont indiqué avoir relevé plusieurs défis techniques pour faire passer les puces gravées en 2 nm à l’échelle industrielle.
Il y a trois ans, IBM Research présentait une puce gravée en 2 nanomètres. Des puces plus petites, donc, qui permettent d’intégrer plus de transistors dans le même espace, et d'augmenter de fait leur puissance pour exécuter des tâches complexes comme les calculs d’IA.
Deux ans plus tard, IBM et le japonais Rapidus ont formé un partenariat pour faire passer cette technologie à l’échelle industrielle. Et les deux partenaires progressent, à en croire un communiqué de la firme américaine. Ils ont en effet développé un procédé de conception de puces appelé « réduction sélective de couches », qui doit permettre de surmonter certains des défis critiques liés à la production de puces de 2 nanomètres.
En production d’ici 2030 ?
Les nanosheets sont une technologie avancée qui, empilées, permettent de densifier les transistors dans les puces électroniques. Mais cette densité élevée réduit l’espace entre les canaux semi-conducteurs et complique le processus de fabrication. Les chercheurs ont donc utilisé deux approches de réduction sélective de couches qui ont permis de travailler sur des couches plus fines dans ces espaces contraints, sans endommager les matériaux sensibles.
Les résultats de ces recherches ont été présentés lors de la conférence annuelle IEEE International Electron Devices Meeting (IEDM) à San Francisco, un événement sur la micro et nanoélectronique. Les deux partenaires espèrent pouvoir produire ces puces en masse d’ici la fin de la décennie.