Une transition plus difficile que prévue
À la décharge d’Intel, il faut bien admettre que, jusqu’en 2016, les ingénieurs maison avaient déployé des trésors d’ingéniosité pour défier les nombreux obstacles posés par la miniaturisation : diélectrique « haute permittivité » apparus avec la génération Penryn (45 nm), suivi des nouveaux transistors FinFET, baptisés « Tri-gate ». Tout ceci nous avait emmené en 2014 et sa technologie « 14 nm ». Jusqu’alors Intel n’avait jamais failli à son modèle tick-tock, miniaturisant systématiquement son process de gravure tous les deux ans. Logiquement, on attendait donc le « 10 nm » pour l’année suivante, avec Kaby Lake. Or, brutalement, le discours change. Kaby Lake sort, mais en 14 nm. Intel explique que désormais, chaque process de gravure durera trois itérations (« process – architecture – optimisation »). Mais Cannon Lake, l’itération 10 nm de Kaby Lake, prévue pour 2016, se voit reportée d’abord en 2017, puis en 2018. Effectivement, en 2018, un processeur « 10 nm » mobile apparaît, le Core i3-8121U. À l’analyse, il apparaît cependant que ce dernier, bi-cœur avec un GPU désactivé – une première –, fait moins bien que ses équivalents directs de la génération précédente ! Intel ne fournira d’ailleurs qu’un lot de ces processeurs « au rabais », dans l’espoir sans doute de faire taire les rumeurs, la production de masse de processeurs 10 nm étant une nouvelle fois différée au deuxième trimestre 2019. Trois ans de retard, du jamais vu ! Que s’est-il passé ?
Pour reproduire un motif trop fin pour les techniques de lithographie actuelle, on répartit les différentes lignes dans plusieurs sous-masques, ici identifiés par des couleurs, de sorte que l’espacement entre lignes pour chaque sous-masque respecte les contraintes technologiques. Chaque sous-masque est ensuite appliqué séparément.
Limites de la techno
Graver des transistors « nanoscopiques » est de plus en plus ardu. Il faut reproduire à la surface du silicium des détails de quelques nanomètres seulement, ce qui n’est pas possible sans adopter des technologies avancées (lire plus loin). La lithographie optique atteint ses limites, et la gravure par faisceau d’électrons, un moment envisagée pour prendre la relève, n’a pas tenu toutes ses promesses, et reste encore très onéreuse pour de la production de masse. Les fondeurs campent donc sur des techniques lithographiques déjà éprouvées, qui permettent des résolutions de l’ordre de cinquante nanomètres. Comment font-ils pour descendre en-dessous de ce chiffre ? En exploitant deux astuces technologiques : la superposition de motifs (multi-patterning) ou le SADP/SAQP. La superposition de motifs procède d’une idée simple : si on ne peut pas reproduire un motif, par exemple parce qu’il comporte des lignes trop serrées, il suffit de décomposer ce motif en deux sous-motifs moitié moins denses : si l’on numérote les lignes, le premier sous-motif ne contiendra que les lignes impaires, et le second que les lignes paires. Ces deux sous-motifs seront exposés l’un après l’autre, et n’interféreront pas entre eux. Produire ces sous-masques est une tâche assez facile, que les logiciels de CAO spécialisés sont désormais capable de faire. Cette technique d’expositions successives est aussi appelée LELE, pour Litho-Etch-Litho-Etch, etching se référant à la phase de morsure chimique qui élimine la résine. Intel, lui, a choisi une autre technique, qui permet de densifier des réseaux de lignes en utilisant une approche itérative. Supposons que l’on souhaite réaliser un ensemble de lignes de largeur L espacées de L. On commence par lithographier des barres (spacers) de largeur 3L espacées de 5L. On enrobe ensuite ces barres avec une couche de résine épaisse de L. On élimine chimiquement les parties horizontales de cette résine, puis la première sériede barres. Il reste un réseau de fines barres de largeur L espacées de 3L, donc deux fois plus dense. Cette technique est appelée self-aligned double patterning (SADP). Si on recommence cette opération une nouvelle fois, on obtient un nouveau réseau de barres de largeur L espacées de L. On a donc réussi, en partant d’un motif grossier, avec une barre tous les 8L, à créer un motif fin avec une barre tous les 2L, soit un quadruplement de la densité, sans nouvelle lithographie. Cet enchaînement de deux SADP consécutifs s’appelle le self-aligned quadruple patterning (SAQP). En process 10 nm, tous les fondeurs utilisent un mélange de SAQP et de SADP pour implanter les transistors FinFET, et du LELE (ou LELELE) pour implémenter les contacts métalliques. Comme Intel semble le seul à rencontrer des difficultés, elles ne sont probablement pas liées à cette étape. Principe de la gravure par SADP/SAQP. On implante des barres de 3L espacées de 5L. On dépose une couche épaisse de L de résine, que l’on rabote (etching) chimiquement, avant de dissoudre les barres. Il ne reste que des plots de résine de largeur L espacés de 3L. Cette technique s’appelle le SADP. Si l’on recommence l’opération, on obtient des plots de largeur L espacés de L. Ces deux SADP successifs constituent le SAQP, indispensable pour atteindre un espacement entre transistors de 36 nm, caractéristique du process 10 nm d’Intel.
SADP et SAQP peuvent être combinés selon des orientations différentes pour obtenir des motifs complexes, et des limites de traces parfaitement nettes.
Cobalt n’est pas nickel
Le passage au 10 nm s’accompagne d’un second changement. Jusqu’ici, pour interconnecter les transistors entre eux, les fondeurs utilisaient, dans ce qui s’appelle le BEOL (Back End Of Line), des pistes de cuivre, le métal le moins résistant disponible à un prix raisonnable – l’argent conduit mieux, mais est bien plus cher. Or, plus les pistes deviennent fines, plus leur résistance augmente, celle-ci étant inversement proportionnelle à leur section. En outre, le cuivre présente deux autres désavantages : • Il est sensible à l’électro-migration : quand un grand nombre d’électrons circule dans un fil très fin, ils se heurtent aux atomes de métal. Ces derniers sont donc progressivement poussés dans la direction de propagation du courant, un peu comme des pierres dans un torrent. Au bout d’un moment, la piste se rétrécit, sa résistance augmente, jusqu’à ce que le circuit cesse de fonctionner ; • Le libre parcours moyen des électrons dans le cuivre (la distance moyenne entre deux collisions) est de l’ordre de 40 nm. Dès que les pistes approchent de cette largeur, les électrons se mettent à rebondir et diffuser sur les bords, ce qui provoque une augmentation supplémentaire de la résistance. L’électro-migration peut être réduite en plaçant les pistes dans des sortes de caissons isolants. Malheureusement, la taille de ceux-ci ne diminue pas aussi vite que celle des pistes : donc, plus les pistes deviennent fines, plus les caissons prennent de place, proportionnellement. La solution envisagée consiste à remplacer le cuivre par du cobalt. Le cobalt est moins sensible à l’électro-migration – ses atomes sont plus fortement liés entre eux –, et le libre parcours moyen des électrons y est très inférieur à celui du cuivre. Ainsi, bien que le cobalt soit nettement moins bon conducteur que le cuivre, aux échelles envisagées, il se comporte mieux. Intel serait le premier fondeur à réaliser l’intégralité des pistes profondes en cobalt, alors que TSMC, par exemple, ne l’utiliserait pas. Est-ce là un des obstacles auxquels se heurte l’Américain ? C’est possible, notamment parce que le cobalt est un mauvais conducteur de chaleur, et que cobalt et cuivre ne se dilatent pas de la même façon, ce qui pourrait conduire à des cassures aux interfaces cuivre / cobalt. D’après le site semiwiki.com, une autre cause plausible des ennuis d’Intel tiendrait dans l’utilisation du SAQP pour réaliser ces couches d’interconnexion métalliques profondes, alors que ses concurrents n’utilisent « que » du SADP. Intel a, en effet, décidé de ramener le pitch, la distance entre deux transistors, à 36 nm, là où ses concurrents ont choisi 40 nm. La différence de 10 %, 4 nm, peut paraître faible, mais 36 nm est infaisable en SADP. Réaliser les interconnexions métalliques en SAQP provoquerait une chute de rendement telle que Intel aurait été incapable de fiabiliser la production de processeurs basés sur cette technologie. Le site semiaccurate.com, dans un article datant d’octobre 2018, a affirmé que Intel avait définitivement abandonné sa technologie 10 nm et se serait réorienté dans une voie totalement différente. Une information aussitôt démentie par le géant. Mais faut-il le croire ? Quoi qu’il en soit, il semble de plus en plus évident que nous arrivions aux limites de la loi de Moore. Jusqu’ici, graver plus finement était une évolution technologique normale qui n’entraînait pas de surcoût. Mais les difficultés liées au passage au « 10 nm » semblent telles que, même si Intel finit par les surmonter, il y a de fortes chances que son offre « 10 nm » soit proposée à un prix « premium » par rapport au 14 nm. Et ce sera sans doute pire quand il faudra descendre à des tailles inférieures. L’ère de la puissance toujours croissante à prix constant pourrait bien, cette fois, avoir réellement pris fin. ❍
8121U : le processeur Core i3-8121U, réalisé en technologie 10 nm, se révèle moins performant – il n’a pas de GPU – que le Core i3-8145U, réalisé en technologie 14 nm, pour le même niveau de consommation (15 W). C’est un « leurre » technologique.